Low power, low chip area, digital distance calculation circuit for self-organizing neutral networks realized in the CMOS technology

Rafał Długosz; Marta Kolasa; Tomasz Talaśka; Jolanta Pauk; Ryszard Wojtyna; Karol Gugała; Pierre-Andre Farine

doi:10.4028/www.scientific.net/SSP.199.247

System Informacji Naukowej Politechniki Poznańskiej

PL EN

Strona główna / Publikacje / Low power, low chip area, digital distance calculation circuit for self-organizing neutral networks realized in the CMOS technology

Zgłoś uwagę

Artykuł

Pobierz BibTeX

Tytuł

Low power, low chip area, digital distance calculation circuit for self-organizing neutral networks realized in the CMOS technology

Autorzy

^{[ 1 ]} Katedra Inżynierii Komputerowej, Wydział Informatyki, Politechnika Poznańska | ^{[ P ]} pracownik

Rok publikacji

2013

Opublikowano w

Solid State Phenomena

Rocznik: 2013 | Tom: vol. 199

Typ artykułu

artykuł naukowy

Język publikacji

angielski

Strony (od-do)

247 - 252

DOI

10.4028/www.scientific.net/SSP.199.247

Punktacja Ministerstwa / czasopismo

10

System tworzony przez Politechnikę Poznańską oraz Poznańskie Centrum Superkomputerowo-Sieciowe

Zaloguj się przez eKonto, aby dodać do SIN