Trwa generowanie pliku...

Strona główna / Publikacje / Low power, low chip area, digital distance calculation circuit for self-organizing neutral networks realized in the CMOS technology

Artykuł

Tytuł Low power, low chip area, digital distance calculation circuit for self-organizing neutral networks realized in the CMOS technology
Autorzy

1 Katedra Inżynierii Komputerowej, Wydział Informatyki, Politechnika Poznańska | P pracownik

Rok publikacji

2013

Opublikowano w

Solid State Phenomena

Rocznik: 2013 | Tom: vol. 199

Typ artykułu

artykuł naukowy

Język publikacji

angielski

Strony (od-do)

247 - 252

DOI 10.4028/www.scientific.net/SSP.199.247
Punktacja MNiSW

10

Ujednolicona punktacja MNiSW za lata 2013-2016

10