W zależności od ilości danych do przetworzenia generowanie pliku może się wydłużyć.

Jeśli generowanie trwa zbyt długo można ograniczyć dane np. zmniejszając zakres lat.

Menu

PL EN
PL EN
Strona główna / Prace dyplomowe / Projektowanie i symulacja układów logicznych w języku VHDL

Praca dyplomowa

Pobierz BibTeX

Tytuł

Projektowanie i symulacja układów logicznych w języku VHDL

Wydział

Wydział Informatyki i Telekomunikacji, Politechnika Poznańska

Promotorzy

Recenzenci

Wariant tytułu

EN Projektowanie i symulacja układów logicznych w języku VHDL

Język

polski

Typ

praca inżynierska

Data obrony

12.02.2021

System tworzony przez Politechnikę Poznańską oraz Poznańskie Centrum Superkomputerowo-Sieciowe
Szanowni Państwo,

w PBN 26.06.24 zaktualizowana została punktacja czasopism (zgodnie z Wykazem ogłoszonym 5.01.24).
Nadal jednak nie zaktualizowano punktacji konferencji – co więcej, nie jest znany nawet przybliżony termin wdrożenia tej części Wykazu. Widoczna w SIN punktacja jest odzwierciedleniem punktacji w PBN (wymuszają to procedury przesyłu danych o publikacjach), zatem punkty za konferencje widoczne w SIN będą mogły zostać zmienione, dopiero gdy zostaną zaktualizowane w PBN.

Ta strona używa plików Cookies, w celu zapamiętania uwierzytelnionej sesji użytkownika. Aby dowiedzieć się więcej przeczytaj o plikach Cookies i Polityce Prywatności.