W zależności od ilości danych do przetworzenia generowanie pliku może się wydłużyć.

Jeśli generowanie trwa zbyt długo można ograniczyć dane np. zmniejszając zakres lat.

Praca dyplomowa

Pobierz BibTeX

Tytuł

Projektowanie i symulacja układów logicznych w języku VHDL

Wydział

Wydział Informatyki i Telekomunikacji, Politechnika Poznańska

Promotorzy

Recenzenci

Wariant tytułu

EN Projektowanie i symulacja układów logicznych w języku VHDL

Język

polski

Typ

praca inżynierska

Data obrony

12.02.2021

Ta strona używa plików Cookies, w celu zapamiętania uwierzytelnionej sesji użytkownika. Aby dowiedzieć się więcej przeczytaj o plikach Cookies i Polityce Prywatności.