Thesis
Title
Analizator stanów logicznych wykorzystujący układ FPGA
Department
Wydział Informatyki i Telekomunikacji, Politechnika Poznańska
Promoters
Reviewers
Title variant
EN Analizator stanów logicznych wykorzystujący układ FPGA
Language
polish
Type
master thesis
Date of defense
10.12.2020
System created by Poznań University of Technology
and Poznan Supercomputing and Networking Center
Log in through eKonto to add to SIS