Test compression bandwidth management in system-on-a-chip designs
[ 1 ] Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | [ D ] doktorant
[ 1 ] Katedra Radiokomunikacji, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | [ P ] pracownik
PL Dynamiczna alokacja zasobów w kompresji danych testowych dla systemów jednoukładowych
angielski
- system-on-a-chip testing
- test compression
- test compaction
- test scheduling
- test access mechanism
- testowanie systemów jednoukładowych
- kompresja danych testowych
- kompakcja odpowiedzi testowych
- zarządzanie zasobami testera
- architektura dystrybucji danych testowych
EN The thesis has proposed a new comprehensive solutions for SoC (System-On-a-Chip) testing in a test compression environment. Bandwidth-aware test compression and test compaction solutions as well as two different bandwidth management schemes have been introduced. Bandwidth-aware test compression takes advantage of a channel-aware encoding algorithm and re-architected EDT (Embedded Deterministic Test) interface. It provides an efficient and nonintrusive technique to reduce volume of test data in the EDT environment. Moreover, three different output data selectors also have been proposed to allow reducing of the output channel demands. The ideas of the dynamic channel allocation and output data selection have been employed in the bandwidth management schemes for SoC testing. The proposed approach encompasses test scheduling algorithms, TAM design schemes, and control data delivery. Experimental results for a large industrial SoC confirm the ability of the proposed bandwidth management schemes to increase test compression ratio and to reduce test application time. It has been shown that scalability of the proposed scheme and its ability to trade-off the number of test pins, design complexity of the test access mechanism, compression ratios, and test time allow one to satisfy the high demand of test quality for the rapidly expanding SoC designs.
PL Rozprawa prezentuje zaproponowane przez autora nowe metody testowania systemów jednoukładowych (ang. System-On-a-Chip) integrujące techniki kompresji danych testowych oraz dynamiczne zarządzanie zasobami testera. Przedstawione rozwiązania pozwalają selektywnie, dla każdego z modułów w systemie, podać wektory testowe, jak również zarejestrować i odczytać wyniki testu. Wyróżnikiem zaproponowanych metod jest adaptacyjne wyznaczanie dla każdego wektora testowego minimalnej liczby kanałów testera koniecznych do jego przesłania oraz obserwacji, bez negatywnego wpływu na jakość przeprowadzonego testu. Powyższe rozwiązania zostały zintegrowane z zaproponowaną architekturą sieci przełączającej charakteryzującą się skalowalną architekturą oraz niewielkim zapotrzebowaniem na dane sterujące dostarczane podczas zmiany konfiguracji. Opracowano algorytmy zarządzania zasobami testera w zaproponowanej platformie testowej dedykowane dla systemów z pełną i niepełną izolacją modułów. Powyższe rozwiązania zastosowano także w celu redukcji czasu aplikacji testu. Wszystkie opisane metody zostały zweryfikowane poprzez eksperymenty przeprowadzone dla produkowanych współcześnie systemów jednoukładowych.
116
nauki inżynieryjne i techniczne
telekomunikacja
DrOIN 1581
publiczny
Krishnendu Chakrabarty
Durham, Stany Zjednoczone
28.01.2014
angielski
publiczny
Andrzej Kraśniewski
Warszawa, Polska
13.02.2014
polski
publiczny
rozprawa doktorska
Poznań, Polska
22.04.2014
Rada Wydziału Elektroniki i Telekomunikacji Politechniki Poznańskiej
doktor nauk technicznych w dyscyplinie: telekomunikacja, w specjalności: układy i systemy cyfrowe