SIN PP | prof. dr hab. inż. Jerzy Tyszer

Trwa generowanie pliku...

System Informacji Naukowej Politechniki Poznańskiej

Logowanie

Strona główna / Ludzie / prof. dr hab. inż. Jerzy Tyszer

Pracownik

prof. dr hab. inż. Jerzy Tyszer Wszystkie publikacje

Wydział Elektroniki i Telekomunikacji

Katedra Radiokomunikacji

E-mail: jerzy.tyszer(at)put.poznan.pl

Tel. 61 665 38 14

PBN ID

1491361

Artykuły (8)

On New Test Points for Compact Cell-Aware Tests / Cesar Acero, Derek Feltham, Marek Patyra, Friedrich Hapke, Elham Moghaddam, Nilanjan Mukherjee, Vidya Neerkundar, Janusz Rajski, Jerzy Tyszer (WEiT), Justyna Zawada (WEiT) // IEEE Design & Test - 2016, vol. 33, iss. 6, s. 7-14

ARTICLE

[MNiSW: 25 | IF: 1,366]

Isometric Test Data Compression / A. Kumar, Mark Kassab, Elham Moghaddam, Nilanjan Mukherjee, Janusz Rajski, Sudhakar M. Reddy, Jerzy Tyszer (WEiT), Chen Wang // IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems - 2015, vol. 34, no. 11, s. 1847-1859

ARTICLE

[MNiSW: 25 | IF: 1,181]

Low-Power Programmable PRPG With Test Compression Capabilities / Michał Filipek (WEiT), Grzegorz Mrugalski, Nilanjan Mukherjee, Benoit Nadeau-Dostie, Janusz Rajski, Jędrzej Solecki (WEiT), Jerzy Tyszer (WEiT) // IEEE Transactions on Very Large Scale Integration (VLSI) Systems - 2015, vol. 23, no. 6, s. 1063-1076

ARTICLE

[MNiSW: 30 | IF: 1,245]

Scan Test Bandwidth Management for Ultralarge-Scale System-on-Chip Architectures / Wu-Tung Cheng, Yan Dong, Grady Gilles, Yu Huang, Jakub Janicki (WEiT), Mark Kassab, Grzegorz Mrugalski, Nilanjan Mukherjee, Janusz Rajski, Jerzy Tyszer (WEiT) // IEEE Transactions on Very Large Scale Integration (VLSI) Systems - 2015, vol. 23, no. 6, s. 1050-1062

ARTICLE

[MNiSW: 30 | IF: 1,245]

Scan test bandwidth management for ultra-large-scale multicore architectures / W.-T. Cheng, Y. Dong, G. Gilles, Y. Huang, J. Janicki, M. Kassab, G. Mrugalski, N. Mukherjee, J. Rajski, Jerzy Tyszer (WEiT) // IEEE Transactions on Very Large Scale Integration (VLSI) Systems - 2014, no. 99, s. 1-13

ARTICLE

[MNiSW: 30 | IF: 1,356]

Pokaż wszystkie artykuły

Rozdziały (15)

Test point insertion in hybrid test compression/LBIST architectures / Elham Moghaddam, Nilanjan Mukherjee, Janusz Rajski, Jerzy Tyszer (WEiT), Justyna Zawada (WEiT) // W: 2016 IEEE International Test Conference (ITC), 2016 - s. 1-10

CHAPTER

Minimal area test points for deterministic patterns / Yingdi Liu, Elham Moghaddam, Nilanjan Mukherje, Sudhakar M. Reddy, Janusz Rajski, Jerzy Tyszer (WEiT) // W: 2016 IEEE International Test Conference (ITC), 2016 - s. 1-7

CHAPTER

On Test Points Enhancing Hardware Security / Elham Moghaddam, Nilanjan Mukherjee, Janusz Rajski, Jerzy Tyszer (WEiT), Justyna Zawada (WEiT) // W: 2016 IEEE 25th Asian Test Symposium (ATS), 2016 - s. 61-66

CHAPTER

A deterministic BIST scheme based on EDT-compressed test patterns / Grzegorz Mrugalski, Janusz Rajski, Łukasz Rybak, Jędrzej Solecki (WEiT), Jerzy Tyszer (WEiT) // W: IEEE International Test Conference (ITC), Anaheim, CA, 6-8 October 2015: IEEE, 2015 - s. 1-8

CHAPTER

Design for low test pattern counts / Haluk Konuk, Elham Moghaddam, Nilanjan Mukherjee, Janusz Rajski, Deepak Solanki, Jerzy Tyszer (WEiT), Justyna Zawada (WEiT) // W: 52nd ACM/EDAC/IEEE Design Automation Conference (DAC), San Francisco, CA, 8-12 June 2015: IEEE, 2015 - s. 1-6

CHAPTER

Pokaż wszystkie rozdziały

System tworzony przez Politechnikę Poznańską i Poznańskie Centrum Superkomputerowo-Sieciowe

Wróć do góry