SIS PUT | Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 1 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Scientific Information System of the Poznań University of Technology

PL EN

Main page / Reports / Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 1 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Submit a comment

Report

Works title

Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 1 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Authors

Olgierd Stankiewicz (WEiT) ^{[ 1 ][ P ]}
Hubert Żabiński

^{[ 1 ]} Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | ^{[ P ]} employee

Work ID

r142_2019

Keywords

kontroler pamięci
DDR
FPGA
Lattice Mach XO2

Date

26.08.2019

Language

polish

Number of pages or volume of work

Type of work

software

System created by Poznań University of Technology and Poznan Supercomputing and Networking Center