Depending on the amount of data to process, file generation may take longer.

If it takes too long to generate, you can limit the data by, for example, reducing the range of years.

Report

Works title

Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 1 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Authors

[ 1 ] Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | [ P ] employee

Work ID

r142_2019

Keywords
PL
  • kontroler pamięci
  • DDR
  • FPGA
  • Lattice Mach XO2
Date

26.08.2019

Language

polish

Number of pages or volume of work

12

Type of work

software

This website uses cookies to remember the authenticated session of the user. For more information, read about Cookies and Privacy Policy.