SIN PP | Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 1 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

System Informacji Naukowej Politechniki Poznańskiej

PL EN

Strona główna / Raporty / Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 1 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Zgłoś uwagę

Raport

Tytuł dzieła

Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 1 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Autorzy

Olgierd Stankiewicz (WEiT) ^{[ 1 ][ P ]}
Hubert Żabiński

^{[ 1 ]} Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | ^{[ P ]} pracownik

Identyfikator dzieła

r142_2019

Słowa kluczowe

kontroler pamięci
DDR
FPGA
Lattice Mach XO2

Data

26.08.2019

Język

polski

Liczba stron lub objętość dzieła

Typ dzieła

oprogramowanie

System tworzony przez Politechnikę Poznańską oraz Poznańskie Centrum Superkomputerowo-Sieciowe

Zaloguj się przez eKonto, aby dodać do SIN