Step response sensitivity of VLSI Interconnects

Agnieszka Wardzińska; Wojciech Bandurski

doi:10.1109/SaPIW.2013.6558349

System Informacji Naukowej Politechniki Poznańskiej

PL EN

Strona główna / Publikacje / Step response sensitivity of VLSI Interconnects

Zgłoś uwagę

Rozdział

Pobierz BibTeX

Tytuł

Step response sensitivity of VLSI Interconnects

Autorzy

Agnieszka Wardzińska (WEiT) ^{[ 1 ][ P ]}
Wojciech Bandurski (WEiT) ^{[ 1 ][ P ]}

^{[ 1 ]} Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | ^{[ P ]} pracownik

Rok publikacji

2013

Typ rozdziału

referat

Język publikacji

angielski

Strony (od-do)

1 - 4

DOI

10.1109/SaPIW.2013.6558349

Książka

17th IEEE Workshop on Signal and Power Integrity (SPI), Paris, 12-15 May, 2013

Zaprezentowany na

17th IEEE Workshop on Signal and Power Integrity (SPI), 12-15.05.2013, Paris, France

Publikacja indeksowana w

WoS (15)

System tworzony przez Politechnikę Poznańską oraz Poznańskie Centrum Superkomputerowo-Sieciowe

Zaloguj się przez eKonto, aby dodać do SIN