SIS PUT | Przygotowanie modułu testującego dla kontrolera pamięci SDRAM DDR oraz optymalizacja kontrolera pamięci SDRAM DDR dla układu FPGA MachXO2

Scientific Information System of the Poznań University of Technology

PL EN

Main page / Reports / Przygotowanie modułu testującego dla kontrolera pamięci SDRAM DDR oraz optymalizacja kontrolera pamięci SDRAM DDR dla układu FPGA MachXO2

Submit a comment

Report

Works title

Przygotowanie modułu testującego dla kontrolera pamięci SDRAM DDR oraz optymalizacja kontrolera pamięci SDRAM DDR dla układu FPGA MachXO2

Authors

Hubert Żabiński (WIiT) ^{[ 1 ][ D ]}
Olgierd Stankiewicz (WIiT) ^{[ 1 ][ P ]}

^{[ 1 ]} Instytut Telekomunikacji Multimedialnej, Wydział Informatyki i Telekomunikacji, Politechnika Poznańska | ^{[ D ]} phd student | ^{[ P ]} employee

Work ID

r1518_2020

Keywords

kontroler pamięci
SDRAM
MachXO2
memory control unit

Date

22.12.2020

Language

polish

Number of pages or volume of work

Type of work

software

System created by Poznań University of Technology and Poznan Supercomputing and Networking Center