SIN PP | Przygotowanie modułu testującego dla kontrolera pamięci SDRAM DDR oraz optymalizacja kontrolera pamięci SDRAM DDR dla układu FPGA MachXO2

System Informacji Naukowej Politechniki Poznańskiej

PL EN

Strona główna / Raporty / Przygotowanie modułu testującego dla kontrolera pamięci SDRAM DDR oraz optymalizacja kontrolera pamięci SDRAM DDR dla układu FPGA MachXO2

Zgłoś uwagę

Raport

Tytuł dzieła

Przygotowanie modułu testującego dla kontrolera pamięci SDRAM DDR oraz optymalizacja kontrolera pamięci SDRAM DDR dla układu FPGA MachXO2

Autorzy

Hubert Żabiński (WIiT) ^{[ 1 ][ D ]}
Olgierd Stankiewicz (WIiT) ^{[ 1 ][ P ]}

^{[ 1 ]} Instytut Telekomunikacji Multimedialnej, Wydział Informatyki i Telekomunikacji, Politechnika Poznańska | ^{[ D ]} doktorant | ^{[ P ]} pracownik

Identyfikator dzieła

r1518_2020

Słowa kluczowe

kontroler pamięci
SDRAM
MachXO2
memory control unit

Data

22.12.2020

Język

polski

Liczba stron lub objętość dzieła

Typ dzieła

oprogramowanie

System tworzony przez Politechnikę Poznańską oraz Poznańskie Centrum Superkomputerowo-Sieciowe

Zaloguj się przez eKonto, aby dodać do SIN