Depending on the amount of data to process, file generation may take longer.

If it takes too long to generate, you can limit the data by, for example, reducing the range of years.

Menu

PL EN
PL EN
Main page / Theses / Analog fault simulator for SoC designs

Thesis

Download BibTeX

Title

Analog fault simulator for SoC designs

Department

Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska

Promoters

Reviewers

Title variant

PL Analog fault simulator for SoC designs (Symulator uszkodzeń analogowych dla systemów jednoukładowych)

Language

english

Type

master thesis

Date of defense

29.08.2013

System created by Poznań University of Technology and Poznan Supercomputing and Networking Center
Szanowni Państwo,

w PBN 26.06.24 zaktualizowana została punktacja czasopism (zgodnie z Wykazem ogłoszonym 5.01.24).
Nadal jednak nie zaktualizowano punktacji konferencji – co więcej, nie jest znany nawet przybliżony termin wdrożenia tej części Wykazu. Widoczna w SIN punktacja jest odzwierciedleniem punktacji w PBN (wymuszają to procedury przesyłu danych o publikacjach), zatem punkty za konferencje widoczne w SIN będą mogły zostać zmienione, dopiero gdy zostaną zaktualizowane w PBN.

This website uses cookies to remember the authenticated session of the user. For more information, read about Cookies and Privacy Policy.