SIN PP | Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

System Informacji Naukowej Politechniki Poznańskiej

Strona główna / Raporty / Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Raport

Tytuł dzieła

Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Autorzy

Olgierd Stankiewicz (WEiT) ^{[ 1 ][ P ]}
Hubert Żabiński (WEiT) ^{[ 1 ][ D ]}
Krzysztof Wegner (WEiT) ^{[ 1 ][ P ]}
Tomasz Grajek (WEiT) ^{[ 1 ][ P ]}
Jakub Stankowski (WEiT) ^{[ 1 ][ P ]}
Krzysztof Klimaszewski (WEiT) ^{[ 1 ][ P ]}
Mateusz Lorkiewicz (WEiT) ^{[ 1 ][ D ]}

^{[ 1 ]} Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | ^{[ P ]} pracownik | ^{[ D ]} doktorant

Identyfikator dzieła

r523_2019

Słowa kluczowe

kontroler pamięci
DDR
FPGA
Lattice Mach XO2

Data

09.12.2019

Język

angielski | polski

Liczba stron lub objętość dzieła

Typ dzieła

kod źródłowy

System tworzony przez Politechnikę Poznańską i
Poznańskie Centrum Superkomputerowo-Sieciowe

Wróć do góry

Zaloguj się przez eKonto, aby dodać do SIN