Processing may take a few seconds...

Report

Works title

Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Authors

[ 1 ] Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | [ P ] employee | [ D ] phd student

Work ID

r523_2019

Keywords
PL
  • kontroler pamięci
  • DDR
  • FPGA
  • Lattice Mach XO2
Date

09.12.2019

Language

english | polish

Number of pages or volume of work

28

Type of work

source code

This website uses cookies to remember the authenticated session of the user. For more information, read about Cookies and Privacy Policy.