Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017
[ 1 ] Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | [ P ] pracownik | [ D ] doktorant
r523_2019
- kontroler pamięci
- DDR
- FPGA
- Lattice Mach XO2
09.12.2019
angielski | polski
28
oprogramowanie