Przetwarzanie może potrwać kilka sekund...

Raport

Tytuł dzieła

Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Autorzy

[ 1 ] Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | [ P ] pracownik | [ D ] doktorant

Identyfikator dzieła

r523_2019

Słowa kluczowe
PL
  • kontroler pamięci
  • DDR
  • FPGA
  • Lattice Mach XO2
Data

09.12.2019

Język

angielski | polski

Liczba stron lub objętość dzieła

28

Typ dzieła

kod źródłowy