SIS PUT | Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Scientific Information System of the Poznań University of Technology

PL EN

Main page / Reports / Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Submit a comment

Report

Works title

Implementacja kontrolera pamięci DDR 1 dla układu FPGA Lattice Mach XO2 Etap 2 dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Authors

Olgierd Stankiewicz (WEiT) ^{[ 1 ][ P ]}
Hubert Żabiński (WEiT) ^{[ 1 ][ D ]}
Krzysztof Wegner (WEiT) ^{[ 1 ][ P ]}
Tomasz Grajek (WEiT) ^{[ 1 ][ P ]}
Jakub Stankowski (WEiT) ^{[ 1 ][ P ]}
Krzysztof Klimaszewski (WEiT) ^{[ 1 ][ P ]}
Mateusz Lorkiewicz (WEiT) ^{[ 1 ][ D ]}

^{[ 1 ]} Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | ^{[ P ]} employee | ^{[ D ]} phd student

Work ID

r523_2019

Keywords

kontroler pamięci
DDR
FPGA
Lattice Mach XO2

Date

09.12.2019

Language

english | polish

Number of pages or volume of work

Type of work

source code

System created by Poznań University of Technology and Poznan Supercomputing and Networking Center