SIN PP | Opracowanie technik oraz oprogramowania do testowania modułów napisanych w języku Verilog wewnątrz matrycy FPGA dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

System Informacji Naukowej Politechniki Poznańskiej

PL EN

Strona główna / Raporty / Opracowanie technik oraz oprogramowania do testowania modułów napisanych w języku Verilog wewnątrz matrycy FPGA dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Zgłoś uwagę

Raport

Tytuł dzieła

Opracowanie technik oraz oprogramowania do testowania modułów napisanych w języku Verilog wewnątrz matrycy FPGA dla projektu „MUCHA – System rejestracji i przetwarzania obrazu przestrzennego” LIDER/34/0177/L-8/16/NCBR/2017

Autorzy

Krzysztof Wegner (WEiT) ^{[ 1 ][ P ]}
Olgierd Stankiewicz (WEiT) ^{[ 1 ][ P ]}
Hubert Żabiński (WEiT) ^{[ 1 ][ D ]}

^{[ 1 ]} Katedra Telekomunikacji Multimedialnej i Mikroelektroniki, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | ^{[ P ]} pracownik | ^{[ D ]} doktorant

Identyfikator dzieła

r560579_2019

Słowa kluczowe

Verilog
FPGA
testowanie modułów
oprogramowanie

Data

07.06.2019

Język

polski | angielski

Liczba stron lub objętość dzieła

Typ dzieła

oprogramowanie

System tworzony przez Politechnikę Poznańską oraz Poznańskie Centrum Superkomputerowo-Sieciowe

Zaloguj się przez eKonto, aby dodać do SIN