Processing may take a few seconds...

Thesis

Title

Identification of compatible faults in automatic test pattern generation for VLSI digital circuits

Authors

Justyna Zawada (WEiT)

Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska

Promoters

Reviewers

Title variant

PL Identification of compatible faults in automatic test pattern generation for VLSI digital circuits (Wyznacznie zbiorów uszkodzeń kompatybilnych w generacji testów dla układów cyfrowych VLSI)

Language

english

Type

master thesis

Date of defense

13.10.2014