W zależności od ilości danych do przetworzenia generowanie pliku może się wydłużyć.

Jeśli generowanie trwa zbyt długo można ograniczyć dane np. zmniejszając zakres lat.

Rozdział

Pobierz BibTeX

Tytuł

Design for low test pattern counts

Autorzy

[ 1 ] Katedra Radiokomunikacji, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | [ 2 ] Dziekanat Wydziału Elektroniki i Telekomunikacji, Wydział Elektroniki i Telekomunikacji, Politechnika Poznańska | [ P ] pracownik

Rok publikacji

2015

Typ rozdziału

referat

Język publikacji

angielski

Słowa kluczowe
EN
  • Design for testability
  • scan-based test
  • test data compression
Streszczenie

EN This paper presents a new method to design digital circuits for low pattern counts, one of the key factors shaping cost-effective VLSI test schemes. The method identifies the largest conflicts between internal signals that prevent efficient test compaction in ATPG. These locations are modified by inserting conflict-reducing test points (CRTP) to significantly reduce the ATPG-produced pattern counts. Experimental results obtained for large industrial designs with on-chip test compression demonstrate, on average, 3x – 4x reduction in stuck-at and transition patterns and 3x shorter ATPG times.

Strony (od-do)

1 - 6

DOI

10.1145/2744769.2744817

URL

https://ieeexplore.ieee.org/document/7167321

Książka

52nd ACM/EDAC/IEEE Design Automation Conference (DAC), San Francisco, CA, 8-12 June 2015

Zaprezentowany na

52nd ACM/EDAC/IEEE Design Automation Conference (DAC), 8-12.06.2015, San Francisco, United States

Ta strona używa plików Cookies, w celu zapamiętania uwierzytelnionej sesji użytkownika. Aby dowiedzieć się więcej przeczytaj o plikach Cookies i Polityce Prywatności.