Embedded deterministic test for low cost manufacturing

Janusz Rajski; Mark Kassab; Nilanjan Mukherjee; Nagesh Tamarapalli; Jerzy Tyszer; Jun Qian

doi:10.1109/MDT.2003.1232257

System Informacji Naukowej Politechniki Poznańskiej

PL EN

Strona główna / Publikacje / Embedded deterministic test for low cost manufacturing

Zgłoś uwagę

Artykuł

Pobierz BibTeX

Tytuł

Embedded deterministic test for low cost manufacturing

Autorzy

^{[ 1 ]} Instytut Elektroniki i Telekomunikacji (IEt), Wydział Elektryczny, Politechnika Poznańska | ^{[ P ]} pracownik

Rok publikacji

2003

Opublikowano w

IEEE Design and Test of Computers

Rocznik: 2003 | Tom: vol. 20 | Numer: iss. 5

Typ artykułu

artykuł naukowy

Język publikacji

angielski

Streszczenie

EN You have probably heard that BIST takes too long and its fault coverage is low, and that deterministic test requires too many patterns. This article shows how on-chip compression and decompression techniques provide high fault coverage with low test times.

Strony (od-do)

58 - 66

DOI

10.1109/MDT.2003.1232257

URL

https://ieeexplore.ieee.org/document/1232257

System tworzony przez Politechnikę Poznańską oraz Poznańskie Centrum Superkomputerowo-Sieciowe

Zaloguj się przez eKonto, aby dodać do SIN